Me vais a matar pero estando en plena época de éxamenes en estos momentos y teniendo que hacer 1001 cosas a uno la cabeza se le va por completo y olvida cosas y acaban siendo fatales ya que en algunos casos son cruciales.

Esta entrada no es una contradicción a la de ayer, es una corrección a la misma y los términos generales siguen siendo los mismos por lo que no la reemplaza pero aclara las cosas por completo. En todo caso espero que me sepáis perdonar.

Ayer puse lo siguiente:

De ahí a utilizar la SRAM en el HBCC como un nivel adicional de cache para realizar dicha tarea, esto nos lleva que una importante cantidad de SRAM acabe en el SoC principal aumentando su tamaño y hemos de tener en cuenta que dicha SRAM ha de ser más grande en densidad que las caches de nivel más alto disponibles en CPU y GPU aunque no es una cache de ambas propiamente dicho si que lo es del Controlador Huesped 22, el cual tiene todos los números de ser una unidad HBCC pero añadir la SRAM en sustitución de la HBM2 acaba resultando obviamente en que esta acaba ocupando un espacio importante dentro del SoC principal.

Toda la entrada anterior esta bien excepto la localización de la SRAM porque el hecho es que un servidor se ha olvidado de un punto importante del HBCC en su funcionamiento para llegar a acceder a la RAM del sistema (en PC) y a la NVRAM (Nand Flash)… ¿Cual es? Pues el hecho que puede husmear en el puerto PCI Express porque en ese caso tanto la RAM del sistema no esta dentro de la tarjeta gráfica, hablo de PC, sino que el acceso es a través del puerto PCI Express y lo mismo ocurre con las expansiones de memoria NVM por lo que lo que hace el HBCC es husmear el puerto PCI Express donde se encontraria conectado el chip donde esta la SRAM que es el Controlador Flash y resultaría ser externo.

Es decir, que el diagrama de la FIG. 1 no estaría tan mal como dije…

El IO Controller y el Host Controller son la interfaz PCI Express que comunica el SoC principal con el chip de la SRAM que va aparte, desde el momento en que la sub-CPU 32/HBCC puede husmear al contenido de lo que pasa por el puerto PCI Express en ambos extremos el funcionamiento no se ha variado sino la localización de los diferentes elementos.

El elemento 18 que vendría a ser el elemento externo y que incorpora los elementos (Memory Controller 28, SRAM 24 y Host Controller 22) no dejaría de ser un Controlador de Memoria Flash, cuya definición general es la siguiente:

Un controlador de memoria flash (o controlador flash) administra los datos almacenados en la memoria flash y se comunica con una computadora o dispositivo electrónico.

La patente además nos dice algo muy interesante:

Además, un procesador encargado de las peticiones acceso ala memoria flash es provéido separadamente al procesador central. Este procesador divide las peticiones de cada archivo en pequeñas unidades de tal manera que el proceso subsiguiente se realice en paralelo en lo máximo posible, en esas unidades. En respuesta a ello, la memoria flash almacena datos comprimidos de cada uno de los bloques resultantes de la división del archivo. Esta configuración provee una mejora sustancial en la velocidad de proceso de cada petición.

Además, lo datos de lectura están un menor tamaño, haciendo que la SRAM construida en el controlador flah haga inneceario cachear en una DRAM externa.

La definición del procesador aparte coincide al 100% con la unidad HBCC de AMD por lo que no hace falta añadir más de lo que hemos añadido en estas dos entradas. Lo de la no-necesidad de una DRAM externa al existir el chip del controlador de la flash con memoria SRAM embebida junto a todo el mecanismo descrito tiene sentido porque le ahorra a Sony el tener que incluir una enorme cantidad de chips de memoria DDR4 en la placa de la consola que encarecerían el coste final de la consola. Por lo que los chips de memoria flash estarían directamente cableados al controlador flash sin una memoria DDR4 por el medio al no ser necesaria y reduciendo con ello los costes.

Para entender un poco por donde van a ir los tiros si se cumple lo de la patente lo mejor es coger un ejemplo real como por ejemplo un Disco Duro M.2

Tenemos que los componentes A son los chips de memoria NAND Flash, B es la DRAM haciendo de cache y C es el controlador de memoria, en el sistema que plantea Sony en la patente se eliminaria por completo el componente B (DRAM) al ser redundante por la SRAM dentro del componente C (Controlador Flash). Dado que el controlador Flash estaría dentro de la placa base de la consola entonces los 4 chips de memoria Nand Flash (NVMe) podrían estar en una placa aparte intercambiable en la parte posterior de la consola con una interfaz propietaria. Sony podría vender esos discos duros SSD de alta velocidad exclusivos para PS5 en exclusiva, controlando el precio de los mismos y utilizando un modelo de negocio razor&blades. Para hacer posible este último punto la interfaz que pone Memory Controller 28 puede tomar la forma de una interfaz externa sin ningun problema. Tiene sentido darle capacidad de expansión a la consola y que el disco duro esta en la placa y pueda ser intercambiado por el usuario o ampliado.

El handicap de este escenario es que si Sony no controla los precios bien nos podemos ver en una situación PS Vita con sus memory cards y sus altos precios que llevaron a la consola al desastre pero a mismo tiempo les peude dar la oportunidad de lanzar la consola a un precio más bajo para capitalizar con el almacenamiento de la misma a largo plazo, aunque obviamente estoy hablando desde un punto de vista especulativo.

Esto es todo, como siempre tenéis el Discord y los comentarios de la misma entrada para comentar el contenido de la misma.